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IT之家 11 月 13 日音信，科技媒体 techpowerup 昨日（11 月 12 日）发布博文，报说念称 AMD 秘书第二代 Versal Premium 系列自顺应 SoC 平台，将成为 FPGA 行业首款在硬 IP 中接纳 CXL3.1 与 PCIe Gen6 并撑抓 LPDDR5 存储器的器件。

高速数据访谒与处理

第二代 Versal Premium 系列自顺应 SoC 平台通过撑抓业界最快的主机接口 CXL 3.1 和 PCIe Gen 6，达成了业界起头的高带宽主机 CPU 与加快器的聚拢。

与撑抓 PCIe Gen 4 或 Gen 5 的 FPGA 比较，PCIe Gen 6 能提供 2 至 4 倍的线速率，而启动 PCIe Gen 6 的 CXL 3.1 在访佛时延下则能提供使用 CXL 2.1 器件的双倍带宽，以及增强的架构和一致性功能。

提高存储器带宽及诳骗率

第二代 AMD Versal Premium 系列自顺应 SoC 能甚而高 8533 Mb/s 的最快速 LPDDR5 存储器聚拢加快存储器带宽，带来更快速的数据传输和及时反应。与接纳 LPDDR4/5 存储器的同类器件比较，这种超快的增强型 DDR 存储器可将主机聚拢速率升迁至高 2.7 倍。

与 CXL 存储器彭胀模块进行聚拢可使总带宽较之单独使用 LPDDR5X 存储器跳跃至多 2.7 倍。

因此，第二代 Versal Premium 系列允许为多个加快器达成可彭胀的内存池和彭胀，进而优化存储器诳骗率并加多带宽和容量。

通过为多个器件动态分拨内存池，第二代 Versal Premium 系列自顺应 SoC 旨在提高多头单逻辑器件（ MH-SLD ）的存储器诳骗率，使其无需架构或交换机即可启动，同期撑抓至多两个 CXL 主机。

加强数据安全

增强的安全功能有助于第二代 Versal Premium 系列在传输和静描绘态下均可快速、安全地传输数据。其是业界首款在硬 IP 中提供集成 PCIe® 齐备性和数据加密（ IDE ）撑抓的 FPGA 器件 6。

CXL 3.1 和 LPDDR5X 内存的联结，有助于空隙对及时处理和存储日益增长的需求。AMD 自顺应与镶嵌式策画集团高档副总裁 Salil Raje 示意，该平台将匡助客户提高系统否认量和内存资源的诳骗率，从而达成更高的性能。

IT之家简要先容下本文中出现的私知名词：

现场可编程逻辑门阵列（FPGA）

FPGA（）是一种半导体集成电路，瞎想者不错在现场对其逻辑电路进行编程和成立。

FPGA 允许用户在硬件层面上进行编程，能把柄需要更正其功能和结构；FPGA 频繁具有较低的功耗，合适于对能效有严格条目的应用场景。

CXL 3.1

Compute Express Link（CXL）是一种通达尺度的高速互连本领，旨在为当代数据中心提供高效的策画和存储治理决策。

CXL 3.1 撑抓高达 64 GT/s 的数据传输速率，引入了确切安全公约（TSP），撑抓基于编造化的确切奉行环境（TEE），以便于处理玄机策画职责负载。

PCIe Gen 6

PCIe Gen 6（PCI Express 6.0）是最新发布的 PCIe 尺度，传输速率达到 64 GT/s，险些是 PCIe 5.0（32 GT/s）的两倍。

PCIe 6.0 引入了 PAM-4（脉冲幅度调制 4）本领，这种本领通过在每个信号周期内传输更多的数据位，进一步提高了数据传输效果。

PCIe 6.0 相称合适于数据中心、东说念主工智能（AI）、机器学习（ML）和高性能策画（HPC）等限制。

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